Verilog HDL: forループがあると論理合成が終わらない

2015年9月22日

先日、論理合成が終わらないという記事書きましたが、原因わかりました。forループが原因でした。



Vivado 2014.1, Vivado 2014.2で試したVerilog HDLです。論理合成が何時間たっても終わらなかったのです。エラーも出ない。

forループ部分をコメントアウトすると、論理合成は3分で終わりました。

レジスタ配列 (bram) の初期化にforループまわしていたのですが、さてどうやって初期化したらいいものか。

今は時間がないので、とりあえず制約やgtx transceiverについて取り組んでいます。Verilog HDLコードを書き終わったので、もう仕事がだいぶ終わったのかと思っていたけど、まだやることが山積みのようで、眠れない。
FPGAの部屋 の marsee さん曰く、 「XilinxのFPGAはHDLが書けても、まだ半分しかマスターできたことにならないと思っている。」 (電気回路/HDL/Xilinx ISE におけるの制約の与え方 - 武内@筑波大

制約とは何なのか、GTXをループバックテストするにはどうしたらいいのか、ピン配置はどうxdcファイルに書いたらいいのかなど、謎がまだ多い。

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