FPGAのタイミング制約が難しい

とてもむずかしい。クロック間が全然うまくいかない。スラックなどの言葉の意味はわかったが、どうやって解決したらいいのやら。

コメント

  1. これナップザック問題なのでとても大変。ALTERAの環境では、配置配線する配置の初期値の乱数を指定できるが、それより全然関係ない回路をホンの少し変えて再合成する方がメットする確率が高いみたい。複数PCで少し変えた回路を同時並行合成するのが良さそう。まさに今悩んでいたところ。勿論、sdcでのフォルスパス設定は当然のこと。

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